IBM mở công nghệ bán dẫn Nanostack 0.7nm cho các nhà thiết kế chip vào quý 1 năm 2027

⚡ IBM MỞ CÔNG NGHỆ BÁN DẪN NANOSTACK 0.7NM CHO CÁC NHÀ THIẾT KẾ CHIP VÀO QUÝ 1 NĂM 2027

Ông lớn công nghệ International Business Machines Corporation (IBM) đã đạt được những tiến bộ quan trọng với công nghệ sản xuất chip thế hệ tiếp theo, nhằm mang lại những cải tiến đáng kể cho chip máy tính và bộ nhớ. Hãng đã giới thiệu công nghệ sản xuất chip 'Nanostack' 0.7 nanomet vào tháng 6, và hiện tại họ đã bắt đầu lên kế hoạch cung cấp các bộ công cụ phát triển quy trình (PDK) cho những bên quan tâm vào quý 1 năm 2027.

IBM thúc đẩy công nghệ 0.7 nanomet để giúp các hãng làm quen trước khi áp dụng rộng rãi

Công nghệ 0.7 nanomet của IBM là sự mở rộng của các công nghệ sản xuất chip hiện tại, trong đó 2 nanomet hiện là công nghệ mới nhất đang được sản xuất hàng loạt. Sau 2 nanomet, các nhà sản xuất như Intel và TSMC cóλλ tiến tới các tiến trình bao gồm 18A, A16 và A14. Ba tiến trình này định nghĩa công nghệ theo thuật ngữ tiếp thị bằng cách dựa vào ký hiệu angstroms, với 1 nanomet tương đương 10 angstroms.

Về mặt này, công nghệ 0.7 nanomet của IBM (tương đương 7 angstroms theo danh pháp tiếp thị dựa trên phép đo) hướng tới việc đem lại những cải tiến hiệu suất đáng kể về mật độ bóng bán dẫn, hiệu năng, mức tiêu thụ điện năng và khả năng mở rộng cho chip SRAM.

Trong một thông báo, IBM chia sẻ kế hoạch cung cấp các bộ công cụ phát triển quy trình (PDK) cho công nghệ 0.7 nanomet. Các bộ công cụ này cho phép các nhà sản xuất chip như NVIDIA và AMD thiết kế sản phẩm của họ. Chúng bao gồm các mục như sổ tay quy tắc thiết kế, kiểm tra quy tắc thiết kế và các tập lệnh để tạo bố cục thông qua các công cụ tự động hóa thiết kế điện tử (EDA) do các công ty như Cadence và Synopsys sản xuất.

IBM phác thảo rằng các PDK sẽ có sẵn vào quý 1 năm 2027 để cho phép các nhà thiết kế chip đánh giá công nghệ nanostack của hãng đối với các loại chip 7-angstrom. Nanostack xếp chồng theo chiều dọc và sau đó sắp xếp lệch các bóng bán dẫn trong một sản phẩm. Thông qua nanostacks, hãng hướng tới việc tối ưu hóa hơn nữa các bóng bán dẫn loại n và loại p.

Trong chế tạo chất bán dẫn, bóng bán dẫn loại n (Mạng kéo xuống (NMOS)) được xây dựng bằng cách doping silicon với các nguyên tố cho phép một electron tự do có sẵn để dẫn điện. Bóng bán dẫn loại p (Mạng kéo lên (PMOS)) dựa trên một chỗ trống điện tử, và đi kèm với nhau, cặp này đảm bảo rằng một con chip đang nhàn rỗi không mang điện tích tĩnh.

Giải pháp cải tiến cho chip SRAM và AI

Thông qua việc xếp chồng nano, IBM tuyên bố rằng các bóng bán dẫn loại n và loại p có thể được xếp chồng tuần tự để không chỉ tiết kiệm không gian mà còn cho phép tối ưu hóa hơn nữa. Vì việc chuẩn bị bóng bán dẫn loại n và loại p đòi hỏi phải doping silicon với các nguyên tố khác nhau, sự tách biệt của chúng tạo ra khả năng thử nghiệm với các loại vật liệu mới.

Chuyển sang các chip nhớ, công nghệ 7-angstrom hứa hẹn khả năng mở rộng SRAM lên tới 40%. Trong khi đối với chip logic, các công nghệ như 2 nanomet vẫn cho phép các nhà sản xuất thu nhỏ kích thước bóng bán dẫn để mang lại hiệu năng và năng lượng tối ưu, thì đối với chip SRAM, chiều dài cổng nhỏ hơn 3 nanomet dẫn đến hiện tượng rò rỉ dòng điện, mất điện, sự cố truyền tín hiệu và các vấn đề khác.

Cụ thể, kích thước mạch tinh vi bên trong một mô-đun SRAM có nghĩa là các biến thể vi mô về chất pha tạp và độ nhám đường nét tạo ra tác động lớn đến hiệu suất. Kết quả là, trong khi các chip logic, bao gồm cả GPU, đã được hưởng lợi từ việc chuyển đổi nút và thu nhỏ, kích thước SRAM vẫn giữ nguyên. Với các chip AI hiện đại đòi hỏi SRAM cho bộ nhớ đệm trên đế (on-die cache), SRAM phẳng thường chiếm một phần lớn tổng diện tích đế chip.

Ví dụ, SRAM ước tính chiếm 10% diện tích đế cho chip AI Hopper H100 của NVIDIA, với việc bổ sung bộ nhớ đệm L1 trong các lõi đa xử lý phát trực링 (SM) đẩy con số này lên khoảng từ 12% đến 15%, cạnh tranh với diện tích do bộ nhớ băng thông cao (HBM) chiếm giữ.

🗞 Nguồn: Wccftech

#vgsnews #vgs #tintuc