CXMT chuẩn bị vượt mặt Samsung khi sắp ra mắt dòng RAM sử dụng kiến trúc 4F²
Hãng sản xuất bộ nhớ Trung Quốc CXMT đang lên kế hoạch tung ra sản phẩm DDR5 RDIMM áp dụng kiến trúc ô nhớ 4F² trước cuối năm 2026. Động thái này giúp CXMT có khả năng vượt trước Samsung khoảng 2 năm trong cuộc đua công nghệ bộ nhớ thế hệ mới.
Lại một tuần nữa chứng kiến những bước tiến mạnh mẽ của CXMT (Trung Quốc) khi họ tận dụng năng lực công nghệ mới để cạnh tranh trực tiếp với ba ông lớn ngành bộ nhớ là Samsung, SK hynix và Micron.
Thậm chí, thông tin mới nhất còn cho thấy tham vọng lớn của CXMT trong việc chuẩn bị vượt qua Samsung khoảng 2 năm đối với kiến trúc ô nhớ thế hệ tiếp theo 4F².
CXMT hiện đặt mục tiêu giới thiệu một sản phẩm bộ nhớ dành cho máy chủ tận dụng kiến trúc ô nhớ hoàn toàn mới trước cuối năm 2026, trong khi Samsung dự kiến chỉ sản xuất các sản phẩm bộ nhớ trên kiến trúc này vào năm 2028.
Cụ thể, Chủ tịch CXMT, Tiến sĩ Cao Kanyu, gần đây đã có bài phát biểu tại Hội nghị Chip và Chiplet Tích hợp lần thứ 4 tại Thượng Hải, thảo luận về tiến độ của CXMT đối với kiến trúc DRAM 4F² thế hệ tiếp theo cũng như các công nghệ tiên tiến khác như liên kết lai (hybrid bonding).
Trong bài phát biểu, Tiến sĩ Kanyu tuyên bố rằng CXMT sẽ giới thiệu sản phẩm DDR5 RDIMM dựa trên kiến trúc ô nhớ 4F² trước cuối năm 2026, nhanh hơn khoảng hai năm so với lộ trình ra mắt kiến trúc này của Samsung.
Đối với những ai chưa biết, mô-đun bộ nhớ dạng Dual In-Line gắn thanh đăng ký (RDIMM) đóng vai trò như một bộ đệm phần cứng giữ các tín hiệu đến từ CPU trong đúng một chu kỳ xung nhịp trước khi chuyển chúng tiếp tục đến các chip nhớ. Điều này giúp giảm tải điện năng và cho phép các nhà vận hành máy chủ cắm số lượng thanh RAM dung lượng cao lớn hơn trên một bo mạch chủ duy nhất.
Trong khi đó, quy trình 4F² là kiến trúc ô nhớ thế hệ mới, nơi các thành phần của một ô nhớ đơn (một bóng bán dẫn và một tụ điện) được xếp chồng theo chiều dọc thay vì chiều ngang. Sự thay đổi thiết kế này làm giảm diện tích bề mặt của một ô nhớ đơn xuống thành một hình vuông hoàn hảo, có kích thước bằng 4 lần kích thước tối thiểu bình phương (4 × F²), và bao gồm chính xác 2 đường bit và 2 đường word. Cần lưu ý rằng đường bit và đường word là các cấu trúc kết nối được sử dụng để vận hành các bóng bán dẫn bên trong mỗi ô nhớ. Chỉ bằng cách thay đổi cấu trúc thành 4F², các nhà sản xuất DRAM có thể tăng mật độ ô nhớ của mỗi IC lên từ 30 đến 50 phần trăm.
Tất nhiên, CXMT đã nghiên cứu công nghệ này trong nhiều năm, từng công bố bài báo đầu tiên về kiến trúc 4F² từ năm 2021. Ngoài ra, việc chuyển từ kiến trúc 6F² sang 4F² sẽ giúp CXMT giảm diện tích ô nhớ xuống khoảng 33 phần trăm ở cùng kích thước tính năng, đòi hỏi phải có các bóng bán dẫn mới. Dù vậy, rất có thể ứng dụng ban đầu của CXMT sẽ là một dạng phái sinh một phần của kiến trúc 4F² trên quy trình DRAM 15nm G5 mới của họ.
Hơn thế nữa, để vượt qua các hạn chế về việc thu nhỏ quy trình, CXMT dường như đang sử dụng công nghệ Cổng Kim loại High-k (HKMG). Công nghệ này thay thế chất cách điện gốc silicon cũ bằng vật liệu như hafnium oxide (HfO₂), không chỉ giúp hạn chế dòng rò và năng lượng nhiệt lãng phí đi kèm, mà còn nâng cao hiệu quả sử dụng năng lượng và mở đường cho tốc độ cao hơn, do các bóng bán dẫn có khả năng chuyển đổi trạng thái nhanh hơn nhiều so với các cổng polysilicon thông thường. CXMT rõ ràng đang áp dụng công nghệ này vào quy trình chế tạo DRAM G4 của họ - được cho là nằm ở nút 1z - cũng như các sản phẩm LPDDR5X.
Cần lưu ý rằng CXMT đang mở rộng công suất một cách mạnh mẽ ở thời điểm hiện tại, hướng tới mức 300.000 tấm wafer mỗi tháng - thông qua ba nhà máy chế tạo DRAM 300mm với công suất khoảng 100.000 tấm wafer mỗi tháng cho mỗi nhà máy - vào cuối năm nay. Họ cũng sẽ đạt công suất tập trung vào HBM khoảng 50.000 tấm wafer mỗi tháng vào cuối năm 2026.
Thêm vào đó, nhà sản xuất bộ nhớ này hiện đang xây dựng hai nhà máy mới tại Thượng Hải và Hợp Phì, qua đó sẽ nâng năng lực sản xuất lên tới 600.000 tấm wafer mỗi tháng. Trên thực tế, CXMT hiện đang trên đà vượt qua Micron về sản lượng vào năm 2030.
Ở một diễn biến khác, Samsung có thể sẽ giới thiệu kiến trúc 4F² với quy trình B1b của hãng - quy trình chế tạo DRAM dưới 10nm đầu tiên và được chính thức đổi tên thành D0a - nơi các ô nhớ và mạch điều khiển xung quanh (được gọi là peri) sẽ được chế tạo trên các tấm wafer riêng biệt và sau đó được ghép lại với nhau thông qua liên kết lai wafer-to-wafer, qua đó xếp chồng các ô nhớ lên trên phần peri. Vì liên kết lai khá đắt đỏ, nên có thể suy luận rằng Samsung sẽ định giá dòng DRAM thế hệ mới này ở mức cao ngất ngưởng.
⚡ CXMT CHUẨN BỊ VƯỢT MẶT SAMSUNG KHI SẮP RA MẮT DÒNG RAM SỬ DỤNG KIẾN TRÚC 4F² Lại một tuần nữa chứng kiến những bước tiến mạnh mẽ của CXMT (Trung Quốc) khi họ tận dụng năng lực công nghệ mới để cạnh tranh trực tiếp với ba ông lớn ngành bộ nhớ là Samsung, SK hynix và Micron. Thậm chí, thông tin mới nhất còn cho thấy tham vọng lớn của CXMT trong việc chuẩn bị vượt qua Samsung khoảng 2 năm đối với kiến trúc ô nhớ thế hệ tiếp theo 4F². CXMT hiện đặt mục tiêu giới thiệu một sản phẩm bộ nhớ dành cho máy chủ tận dụng kiến trúc ô nhớ hoàn toàn mới trước cuối năm 2026, trong khi Samsung dự kiến chỉ sản xuất các sản phẩm bộ nhớ trên kiến trúc này vào năm 2028. Cụ thể, Chủ tịch CXMT, Tiến sĩ Cao Kanyu, gần đây đã có bài phát biểu tại Hội nghị Chip và Chiplet Tích hợp lần thứ 4 tại Thượng Hải, thảo luận về tiến độ của CXMT đối với kiến trúc DRAM 4F² thế hệ tiếp theo cũng như các công nghệ tiên tiến khác như liên kết lai (hybrid bonding). Trong bài phát biểu, Tiến sĩ Kanyu tuyên bố rằng CXMT sẽ giới thiệu sản phẩm DDR5 RDIMM dựa trên kiến trúc ô nhớ 4F² trước cuối năm 2026, nhanh hơn khoảng hai năm so với lộ trình ra mắt kiến trúc này của Samsung. Đối với những ai chưa biết, mô-đun bộ nhớ dạng Dual In-Line gắn thanh đăng ký (RDIMM) đóng vai trò như một bộ đệm phần cứng giữ các tín hiệu đến từ CPU trong đúng một chu kỳ xung nhịp trước khi chuyển chúng tiếp tục đến các chip nhớ. Điều này giúp giảm tải điện năng và cho phép các nhà vận hành máy chủ cắm số lượng thanh RAM dung lượng cao lớn hơn trên một bo mạch chủ duy nhất. Trong khi đó, quy trình 4F² là kiến trúc ô nhớ thế hệ mới, nơi các thành phần của một ô nhớ đơn (một bóng bán dẫn và một tụ điện) được xếp chồng theo chiều dọc thay vì chiều ngang. Sự thay đổi thiết kế này làm giảm diện tích bề mặt của một ô nhớ đơn xuống thành một hình vuông hoàn hảo, có kích thước bằng 4 lần kích thước tối thiểu bình phương (4 × F²), và bao gồm chính xác 2 đường bit và 2 đường word. Cần lưu ý rằng đường bit và đường word là các cấu trúc kết nối được sử dụng để vận hành các bóng bán dẫn bên trong mỗi ô nhớ. Chỉ bằng cách thay đổi cấu trúc thành 4F², các nhà sản xuất DRAM có thể tăng mật độ ô nhớ của mỗi IC lên từ 30 đến 50 phần trăm. Tất nhiên, CXMT đã nghiên cứu công nghệ này trong nhiều năm, từng công bố bài báo đầu tiên về kiến trúc 4F² từ năm 2021. Ngoài ra, việc chuyển từ kiến trúc 6F² sang 4F² sẽ giúp CXMT giảm diện tích ô nhớ xuống khoảng 33 phần trăm ở cùng kích thước tính năng, đòi hỏi phải có các bóng bán dẫn mới. Dù vậy, rất có thể ứng dụng ban đầu của CXMT sẽ là một dạng phái sinh một phần của kiến trúc 4F² trên quy trình DRAM 15nm G5 mới của họ. Hơn thế nữa, để vượt qua các hạn chế về việc thu nhỏ quy trình, CXMT dường như đang sử dụng công nghệ Cổng Kim loại High-k (HKMG). Công nghệ này thay thế chất cách điện gốc silicon cũ bằng vật liệu như hafnium oxide (HfO₂), không chỉ giúp hạn chế dòng rò và năng lượng nhiệt lãng phí đi kèm, mà còn nâng cao hiệu quả sử dụng năng lượng và mở đường cho tốc độ cao hơn, do các bóng bán dẫn có khả năng chuyển đổi trạng thái nhanh hơn nhiều so với các cổng polysilicon thông thường. CXMT rõ ràng đang áp dụng công nghệ này vào quy trình chế tạo DRAM G4 của họ - được cho là nằm ở nút 1z - cũng như các sản phẩm LPDDR5X. Cần lưu ý rằng CXMT đang mở rộng công suất một cách mạnh mẽ ở thời điểm hiện tại, hướng tới mức 300.000 tấm wafer mỗi tháng - thông qua ba nhà máy chế tạo DRAM 300mm với công suất khoảng 100.000 tấm wafer mỗi tháng cho mỗi nhà máy - vào cuối năm nay. Họ cũng sẽ đạt công suất tập trung vào HBM khoảng 50.000 tấm wafer mỗi tháng vào cuối năm 2026. Thêm vào đó, nhà sản xuất bộ nhớ này hiện đang xây dựng hai nhà máy mới tại Thượng Hải và Hợp Phì, qua đó sẽ nâng năng lực sản xuất lên tới 600.000 tấm wafer mỗi tháng. Trên thực tế, CXMT hiện đang trên đà vượt qua Micron về sản lượng vào năm 2030. Ở một diễn biến khác, Samsung có thể sẽ giới thiệu kiến trúc 4F² với quy trình B1b của hãng - quy trình chế tạo DRAM dưới 10nm đầu tiên và được chính thức đổi tên thành D0a - nơi các ô nhớ và mạch điều khiển xung quanh (được gọi là peri) sẽ được chế tạo trên các tấm wafer riêng biệt và sau đó được ghép lại với nhau thông qua liên kết lai wafer-to-wafer, qua đó xếp chồng các ô nhớ lên trên phần peri. Vì liên kết lai khá đắt đỏ, nên có thể suy luận rằng Samsung sẽ định giá dòng DRAM thế hệ mới này ở mức cao ngất ngưởng. 🗞 Nguồn: Wccftech #vgsnews #vgs #tintuc
Nguồn: Wccftech
