Synopsys thử nghiệm thành công chip PCIe 6.0 PHY 3D đầu tiên đạt tốc độ 64 GT/s

🔧 SYNOPSYS THỬ NGHIỆM THÀNH CÔNG CHIP PCIE 6.0 PHY 3D ĐẦU TIÊN ĐẠT TỐC ĐỘ 64 GT/S

Synopsys đã công bố kết quả silicon cho cái mà họ gọi là chip thử nghiệm PCIe 6.0 3D đầu tiên, một PHY 5nm được xây dựng trong gói đóng gói chồng khít mặt đối mặt (face-to-face), chạy ở tốc độ 64 GT/s mỗi lane và lên tới 128 GB/s qua liên kết 8 lane sử dụng tín hiệu PAM4, với độ mở mắt thu đáp ứng yêu cầu về tỷ lệ lỗi bit của tiêu chuẩn. Theo bài đăng trên blog của hãng, công ty cho biết họ đạt được điều này bằng cách tách rời một chip thử nghiệm PCIe 6.0 2D hiện có, thêm các lỗ thông qua silicon (TSV), đồng thời thiết kế lại mạch và kiểm duyệt theo bộ công cụ thiết kế quy trình 3D.

Trong các con chip nguyên khối (monolithic), các PHY PCIe nằm ở chu vi của die, ngay cạnh các kết nối I/O của gói, giúp giữ cho các đường dẫn đến chất nền (substrate) ngắn để việc suy hao và phản xạ tín hiệu vẫn nằm trong tầm kiểm soát. Gói 2.5D duy trì bố cục đó bằng cách đặt các PHY dọc theo mép ngoài của các chiplet ngoài cùng. Tuy nhiên, việc liên kết lai mặt đối mặt (face-to-face hybrid bonding) lại loại bỏ tùy chọn đó. Die phía dưới bị lật úp để lớp tái phân phối của nó gặp lớp tái phân phối của die logic phía trên, khiến cho các PHY PCIe hướng ra xa khỏi chất nền mà chúng cần kết nối. Thay vào đó, các tín hiệu sẽ truyền xuống thông qua các via được cắt vào trong silicon.

Mọi TSV đều đi qua silicon hoạt động và cần một vùng đệm xung quanh, do đó các via không thể đặt tùy tiện ở bất cứ đâu mà PHY ngẫu nhiên nằm ở đó. Manmeet Walia, giám đốc điều hành quản lý sản phẩm tại Synopsys, chia sẻ với Electronic Design rằng việc định tuyến phải đi lên một trong các lớp kim loại phía trên và đảo ngược hướng trước khi đi xuống.

Walia cho biết thêm rằng các quy tắc về di chuyển điện tử (electromigration) và bố cục thay đổi đáng kể trong không gian 3D, số lượng via là sự đánh đổi giữa băng thông và hiện tượng nhiễu tín hiệu lẫn nhau. Thêm vào đó, logic của khách hàng nằm trên đường đi của PHY xuống chất nền là một thách thức mà Synopsys kỳ vọng sẽ giải quyết từng bước qua mỗi thiết kế. Tín hiệu PAM4 để lại ít dư địa cho loại lỗi này hơn so với tín hiệu NRZ được sử dụng ở PCIe 5.0, vì nó đóng gói hai bit vào mỗi ký hiệu.

Bộ xử lý Monaka của Fujitsu lại áp dụng phương pháp ngược lại, thay vào đó là chồng bốn chiplet tính toán N2 mang 144 lõi Armv9 mặt đối mặt trên các chiplet SRAM N5 bằng cách sử dụng liên kết đồng lai, sau đó đặt bộ điều khiển bộ nhớ và PHY cho 12 kênh DDR5 trên một die I/O riêng biệt và lớn hơn đáng kể thay vì nằm bên trong khối xếp chồng.

Các thế hệ PCIe xuất hiện cách nhau khoảng 5 đến 7 năm trong phần lớn lịch sử của tiêu chuẩn này và hiện tại cứ khoảng 2 năm lại ra mắt một lần, với thông số kỹ thuật Gen 8 dự kiến ra mắt vào năm 2028 ở tốc độ 256 GT/s mỗi lane. Walia nói với Electronic Design rằng một sự thay đổi xa hơn sắp diễn ra với công nghệ đóng gói 3.5D, nơi các PHY PCIe sẽ được tách hoàn toàn khỏi die phía dưới, được thay thế bằng UCIe và chuyển dời sang một chiplet bên cạnh trên interposer (tấm trung gian), hoạt động như một trung tâm đa giao thức cho Ethernet, PCIe và CXL. Synopsys chưa đưa ra mốc thời gian cụ thể cho việc này. Blog của họ cho biết các khách hàng dẫn đầu đang đánh giá các công nghệ quy trình cấp angstrom cho các die phía trên trong các stack của họ.

🗞 Nguồn: Tom's Hardware

#vgsnews #vgs #tintuc