Trung Quốc phát triển transistor GAA trên máy DUV, mở ra hiệu năng tương đương tiến trình 5nm
Viện Hàn lâm Khoa học Trung Quốc đã phát triển transistor GAA mới bằng công nghệ quang khắc DUV cũ, mang lại hiệu năng lý thuyết tương đương tiến trình 3nm. Tuy nhiên, những hạn chế về khâu trung gian (MEOL) khiến thực tế chỉ đạt mức tương đương tiến trình 5nm.
Bất chấp việc các lệnh cấm vận của Mỹ tiếp tục giới hạn Trung Quốc sử dụng công nghệ quang khắc DUV cũ hơn, quốc gia châu Á này vẫn đang áp dụng các kỹ thuật sáng tạo để khai thác tối đa hiệu suất từ những cỗ máy cũ này. Viện Hàn lâm Khoa học Trung Quốc có thể vừa vạch ra một con đường khả thi để đạt hiệu suất giống như tiến trình 3nm - dù bị ràng buộc bởi thực tế của khâu Trung gian (Middle-End-Of-Line - MEOL) - bằng cách phát triển các transistor GAA mới.
Viện Hàn lâm Khoa học Trung Quốc (CAS) đã phát triển các transistor gate-all-around (GAA) mới với tỷ lệ bật-tắt trên 500.000, mở khóa hiệu năng tương đương tiến trình 3nm.
Viện Hàn lâm Khoa học Trung Quốc vừa tiết lộ một kiến trúc transistor đột phá có thể khai thác về mặt lý thuyết hiệu suất giống như tiến trình 3nm từ các máy quang khắc DUV của Trung Quốc.
Đối với những ai chưa biết, transistor là các công tắc điện vi mô bật và tắt dòng điện trong các khoảng thời gian nối tiếp nhanh chóng, mô phỏng các số nhị phân 1 và 0 tạo thành nền tảng của điện toán. Một con chip thông thường chứa hàng tỷ transistor như vậy.
Các transistor FinFET cũ thường có hình dạng giống như một chiếc vây nhô lên. Tuy nhiên, transistor GAA ôm quanh một kênh dẫn điện nhất định và cung cấp khả năng kiểm soát tốt hơn nhiều đối với dòng chảy của dòng điện. Hãy tưởng tượng các transistor này giống như việc siết chặt một ống nước bằng cả bàn tay thay vì chỉ dùng hai ngón tay véo lại.
CAS hiện đã phát triển các transistor GAA cung cấp tỷ lệ bật-tắt trên 500.000, có nghĩa là lượng dòng điện chạy qua khi công tắc bật lớn hơn 500.000 lần so với khi tắt, thể hiện khả năng kiểm soát điện tuyệt vời và gần như loại bỏ dòng điện rò rỉ.
Hơn nữa, CAS tuyên bố rằng họ đã chế tạo các transistor này bằng các máy DUV. Thông thường, ánh sáng phát ra từ quang khắc DUV không đủ để in các mạch điện cấp độ 3nm. Dù vậy, phương pháp đa tạo hình (multi-patterning) - nơi các bước khắc được lặp lại để đạt được các mạch nhỏ dần - và DUV ngâm (immersion DUV) - sử dụng nước siêu tinh khiết để phóng đại độ phân giải của tia laser - có thể được sử dụng để in các mạch cấp độ 7nm. Tuy nhiên, CAS hiện đang tuyên bố rằng các transistor mới của họ mở ra con đường hướng tới hiệu năng tương đương tiến trình 3nm.
Trong chế tạo chip, quá trình Tiền kỳ (Front-End-Of-The-Line - FEOL) xử lý việc tạo ra các transistor. Với khả năng kiểm soát điện tuyệt vời của các transistor GAA mới từ CAS, có thể nới lỏng khoảng cách vây (fin pitch) - nghĩa là khoảng cách giữa các transistor thưa hơn một chút trong khi vẫn đạt được hiệu suất tương đương với kiến trúc transistor FinFET dày đặc hơn.
Quá trình Trung kỳ (Middle-End-Of-The-Line - MEOL) xử lý các kết nối kim loại liên kết từng transistor với mạch rộng hơn, và yêu cầu khắc các rãnh hoặc lỗ rất chính xác và lấp đầy chúng bằng kim loại. Quá trình Hậu kỳ (Back-End-Of-The-Line - BEOL) xử lý tất cả các lớp dây kim loại cao hơn kết nối mọi thứ lại với nhau trên con chip. Ở đây, M0 là lớp kim loại thấp nhất và khó chế tạo nhất, đặc biệt là vì nó mỏng nhất và nằm gần các transistor nhất. Theo chuyên gia bán dẫn 'aog T,' "rãnh/lỗ tiếp xúc MEOL và BEOL M0" là hai trong số những thách thức dai dẳng nhất đối với SMIC, đặc biệt là vì các quá trình này không thể hưởng lợi từ các cải tiến đối với chính transistor GAA. Hơn nữa, thậm chí cả khoảng cách poly - khoảng cách giữa các cổng - cũng được quyết định bởi độ phức tạp của MEOL.
Dù vậy, một khi bạn có thể nới lỏng khoảng cách vây, SMIC có thể thu nhỏ chiều cao ô logic bằng cách chuyển từ ô M0 5-track sang ô 4-track, mở khóa các ô logic "G57H198" hoặc "G54H198" (mật độ khoảng 137.8 MTr/mm²), gần bằng mật độ mà tiến trình 5nm của TSMC cung cấp. Về cơ bản, SMIC có thể đóng gói mọi thứ dày đặc hơn một chút bằng cách sử dụng các transistor GAA mới và làm cho các ô logic ngắn hơn, ngay cả khi các lớp dây trung gian và ban đầu của họ vẫn đang gặp khó khăn, có khả năng mở khóa hiệu suất tương đương tiến trình 5nm.
Tất nhiên, Huawei và SMIC đang theo đuổi các cải tiến kiến trúc khác đồng thời. Như chúng tôi đã lưu ý trước đó trong ngày hôm nay, Huawei vừa hé lộ các con chip Ascend 960 thế hệ tiếp theo, tận dụng LogicFolding để đẩy nhanh thời gian ra mắt Ascend 960 từ quý 3 năm 2027 lên quý 1 năm 2027. Đối với những ai chưa biết, LogicFolding xếp chồng các mạch logic theo chiều dọc, làm tăng mật độ tính toán ngay cả khi các mạch riêng lẻ không đóng gói các transistor dày đặc. Tiếp cận này cũng rút ngắn các đường dẫn tín hiệu, và tận dụng các kết nối dọc khoảng cách mịn (xuống cấp độ micron) để cho phép các tầng silicon hoạt động riêng biệt hoạt động về mặt chức năng như một khối liền mạch.
⚡ TRUNG QUỐC PHÁT TRIỂN TRANSISTOR GAA TRÊN MÁY DUV, MỞ RA HIỆU NĂNG TƯƠNG ĐƯƠNG TIẾN TRÌNH 5NM Bất chấp việc các lệnh cấm vận của Mỹ tiếp tục giới hạn Trung Quốc sử dụng công nghệ quang khắc DUV cũ hơn, quốc gia châu Á này vẫn đang áp dụng các kỹ thuật sáng tạo để khai thác tối đa hiệu suất từ những cỗ máy cũ này. Viện Hàn lâm Khoa học Trung Quốc có thể vừa vạch ra một con đường khả thi để đạt hiệu suất giống như tiến trình 3nm - dù bị ràng buộc bởi thực tế của khâu Trung gian (Middle-End-Of-Line - MEOL) - bằng cách phát triển các transistor GAA mới. Viện Hàn lâm Khoa học Trung Quốc (CAS) đã phát triển các transistor gate-all-around (GAA) mới với tỷ lệ bật-tắt trên 500.000, mở khóa hiệu năng tương đương tiến trình 3nm. Viện Hàn lâm Khoa học Trung Quốc vừa tiết lộ một kiến trúc transistor đột phá có thể khai thác về mặt lý thuyết hiệu suất giống như tiến trình 3nm từ các máy quang khắc DUV của Trung Quốc. Đối với những ai chưa biết, transistor là các công tắc điện vi mô bật và tắt dòng điện trong các khoảng thời gian nối tiếp nhanh chóng, mô phỏng các số nhị phân 1 và 0 tạo thành nền tảng của điện toán. Một con chip thông thường chứa hàng tỷ transistor như vậy. Các transistor FinFET cũ thường có hình dạng giống như một chiếc vây nhô lên. Tuy nhiên, transistor GAA ôm quanh một kênh dẫn điện nhất định và cung cấp khả năng kiểm soát tốt hơn nhiều đối với dòng chảy của dòng điện. Hãy tưởng tượng các transistor này giống như việc siết chặt một ống nước bằng cả bàn tay thay vì chỉ dùng hai ngón tay véo lại. CAS hiện đã phát triển các transistor GAA cung cấp tỷ lệ bật-tắt trên 500.000, có nghĩa là lượng dòng điện chạy qua khi công tắc bật lớn hơn 500.000 lần so với khi tắt, thể hiện khả năng kiểm soát điện tuyệt vời và gần như loại bỏ dòng điện rò rỉ. Hơn nữa, CAS tuyên bố rằng họ đã chế tạo các transistor này bằng các máy DUV. Thông thường, ánh sáng phát ra từ quang khắc DUV không đủ để in các mạch điện cấp độ 3nm. Dù vậy, phương pháp đa tạo hình (multi-patterning) - nơi các bước khắc được lặp lại để đạt được các mạch nhỏ dần - và DUV ngâm (immersion DUV) - sử dụng nước siêu tinh khiết để phóng đại độ phân giải của tia laser - có thể được sử dụng để in các mạch cấp độ 7nm. Tuy nhiên, CAS hiện đang tuyên bố rằng các transistor mới của họ mở ra con đường hướng tới hiệu năng tương đương tiến trình 3nm. Trong chế tạo chip, quá trình Tiền kỳ (Front-End-Of-The-Line - FEOL) xử lý việc tạo ra các transistor. Với khả năng kiểm soát điện tuyệt vời của các transistor GAA mới từ CAS, có thể nới lỏng khoảng cách vây (fin pitch) - nghĩa là khoảng cách giữa các transistor thưa hơn một chút trong khi vẫn đạt được hiệu suất tương đương với kiến trúc transistor FinFET dày đặc hơn. Quá trình Trung kỳ (Middle-End-Of-The-Line - MEOL) xử lý các kết nối kim loại liên kết từng transistor với mạch rộng hơn, và yêu cầu khắc các rãnh hoặc lỗ rất chính xác và lấp đầy chúng bằng kim loại. Quá trình Hậu kỳ (Back-End-Of-The-Line - BEOL) xử lý tất cả các lớp dây kim loại cao hơn kết nối mọi thứ lại với nhau trên con chip. Ở đây, M0 là lớp kim loại thấp nhất và khó chế tạo nhất, đặc biệt là vì nó mỏng nhất và nằm gần các transistor nhất. Theo chuyên gia bán dẫn 'aog T,' "rãnh/lỗ tiếp xúc MEOL và BEOL M0" là hai trong số những thách thức dai dẳng nhất đối với SMIC, đặc biệt là vì các quá trình này không thể hưởng lợi từ các cải tiến đối với chính transistor GAA. Hơn nữa, thậm chí cả khoảng cách poly - khoảng cách giữa các cổng - cũng được quyết định bởi độ phức tạp của MEOL. Dù vậy, một khi bạn có thể nới lỏng khoảng cách vây, SMIC có thể thu nhỏ chiều cao ô logic bằng cách chuyển từ ô M0 5-track sang ô 4-track, mở khóa các ô logic "G57H198" hoặc "G54H198" (mật độ khoảng 137.8 MTr/mm²), gần bằng mật độ mà tiến trình 5nm của TSMC cung cấp. Về cơ bản, SMIC có thể đóng gói mọi thứ dày đặc hơn một chút bằng cách sử dụng các transistor GAA mới và làm cho các ô logic ngắn hơn, ngay cả khi các lớp dây trung gian và ban đầu của họ vẫn đang gặp khó khăn, có khả năng mở khóa hiệu suất tương đương tiến trình 5nm. Tất nhiên, Huawei và SMIC đang theo đuổi các cải tiến kiến trúc khác đồng thời. Như chúng tôi đã lưu ý trước đó trong ngày hôm nay, Huawei vừa hé lộ các con chip Ascend 960 thế hệ tiếp theo, tận dụng LogicFolding để đẩy nhanh thời gian ra mắt Ascend 960 từ quý 3 năm 2027 lên quý 1 năm 2027. Đối với những ai chưa biết, LogicFolding xếp chồng các mạch logic theo chiều dọc, làm tăng mật độ tính toán ngay cả khi các mạch riêng lẻ không đóng gói các transistor dày đặc. Tiếp cận này cũng rút ngắn các đường dẫn tín hiệu, và tận dụng các kết nối dọc khoảng cách mịn (xuống cấp độ micron) để cho phép các tầng silicon hoạt động riêng biệt hoạt động về mặt chức năng như một khối liền mạch. 🗞 Nguồn: Wccftech #vgsnews #vgs #tintuc
