Intel hé lộ Xeon 7 'Diamond Rapids': Tới 256 nhân P, bộ nhớ đệm 1.28 GB và tiến trình 18A-P
Intel vừa công bố dòng vi xử lý trung tâm thế hệ tiếp theo Xeon 7 mang mã hiệu Diamond Rapids, dự kiến ra mắt vào năm 2027. Con chip này sở hữu tối đa 256 nhân P, bộ nhớ đệm LLC lên tới 1.28 GB và sử dụng tiến trình 18A-P tiên tiến.
Tại sự kiện Hot Chips 2026, sau khi hé lộ vào đầu năm nay, Intel đã cung cấp thêm thông tin chi tiết về dòng CPU Xeon 7 thế hệ tiếp theo mang tên mã Diamond Rapids. Sở hữu tối đa 256 nhân P và 1.28 GB bộ nhớ đệm cấp cuối (LLC), dòng CPU mới này dự kiến sẽ phát hành cho trung tâm dữ liệu vào năm 2027. Dòng sản phẩm này mang lại một số tiến bộ đã được mong đợi trong lộ trình của Intel, bao gồm tiến trình 18A-P cải tiến, kết nối UCIe, AVX 10.2 và cấu trúc mạng lưới "fan-out" mới của Intel.
Intel chưa đi sâu vào kiến trúc nhân (được gọi là Panther Cove) trong Diamond Rapids tại bài thuyết trình tại Hot Chips 2026, vì vậy chúng ta có thể sẽ có thêm ít nhất một buổi phân tích kỹ thuật sâu hơn về Diamond Rapids trước khi nó ra mắt. Mặc dù vẫn còn những câu hỏi về Panther Cove, Intel đã chia sẻ bản phân tích kỹ thuật về cách chế tạo chip Diamond Rapids một cách tổng thể hơn, bao gồm cái nhìn về các ô tính toán (compute tile) và cách chúng kết hợp với nhau trên toàn bộ con chip.
Intel gọi các ô tính toán này là Khối Xây dựng Tính toán (Compute Building Blocks - CBB), và chúng chứa các chiplet nhân được chồng lên trên ô đế (base tile) chứa LLC. Mỗi chiplet nhân có thể chứa tới 16 nhân, và dựa trên SoC Diamond Rapids mở rộng, tối đa bốn chiplet như vậy có thể nằm trong một CBB. Mỗi chiplet kết nối với ô đế bằng một kết nối 3D Xbar. Một SoC Diamond Rapids hoàn chỉnh bao gồm bốn ô đế được xây dựng trên tiến trình Intel 3-T, hai ô trung tâm fabric được xây dựng trên Intel 3 và 16 chiplet nhân được xây dựng trên Intel 18A-P.
Đưa mọi thứ lại với nhau là hai kỹ thuật đóng gói tiên tiến. Intel một lần nữa sử dụng công nghệ Foveros Direct 3D của riêng mình để gắn kết các ô tính toán vào các ô đế, tương tự như đã thấy với CPU Xeon 6+ 'Clearwater Forest'. Intel đang sử dụng kết nối UCIe-S để kết nối các ô trung tâm fabric với các nhân thông qua kết nối đồng. Đáng chú ý là Intel không sử dụng cầu nối liên kết đa chip nhúng (EMIB) độc quyền mà họ đã triển khai rộng rãi trong các sản phẩm trước đây.
Kiến trúc và tản nhiệt của Diamond Rapids
Diamond Rapids được xây dựng với bốn Khối Xây dựng Tính toán, mỗi khối bao gồm bốn chiplet nhân chứa mỗi chiplet 16 nhân P. Các nhân có quyền truy cập vào bộ nhớ đệm L2 riêng trong mỗi chiplet và chúng chia sẻ bộ nhớ đệm L3 nằm trên ô đế. Các chiplet được kết nối với ô đế bằng một crossbar 3D, được đóng gói bằng Foveros Direct 3D.
Bên trong mỗi CBB, có sự đóng gói 3D, nhưng Intel tận dụng giao tiếp 2D thông qua kết nối UCIe-S để kết nối các CBB với hai trung tâm fabric tập trung, cho phép các nhân (và bộ nhớ đệm) giao tiếp với nhau. Mặc dù có hai trung tâm fabric, mỗi CBB đều được kết nối với cả hai trung tâm fabric, do đó các tuyến giao tiếp được phân bổ rõ ràng trên toàn bộ con chip.
So với Granite Rapids, Intel đã thực sự lật ngược bố cục, tập trung hóa bộ nhớ và I/O trong khi đẩy các nhân ra các cạnh của con chip. Nó giống hơn nhiều với bố cục mà chúng ta mong đợi từ AMD.
Cải tiến về nhiệt có lẽ sẽ đi kèm. Với các thành phần có xung nhịp cao nhất và nóng nhất được đẩy ra các cạnh, sẽ ít phải lo lắng hơn về các điểm nóng ở giữa con chip, như trường hợp của Granite Rapids-AP, nơi các nhân nằm ở trung tâm.
Intel đang sử dụng nút 18A-P cải tiến mới nhất của mình cho khuôn tính toán, được cho là sẽ tăng hiệu 9% so với 18A ở hiệu năng đỉnh, hoặc hoạt động với mức tiêu thụ điện năng thấp hơn 18% ở cùng mức hiệu năng. Intel đã thông báo vào tháng 6 rằng 18A-P đã bước vào giai đoạn sản xuất rủi ro.
Hệ thống phụ bộ nhớ và I/O
Diamond Rapids đi kèm bộ nhớ 16 kênh, hỗ trợ tốc độ lên tới 8.000 MT/s với DDR5 và lên tới 12.800 MT/s với MRDIMMs. Mặc dù Intel đã đẩy tốc độ bộ nhớ lên cao với Xeon 6+ 'Clearwater Forest', giờ đây chúng ta đang thấy sự hỗ trợ DDR5 tốc độ cao trên dòng Xeon nhân P, cùng với việc mở rộng lên 16 kênh (Granite Rapids đạt mức tối đa 12 kênh).
Intel tập trung tất cả phần cứng cho giao tiếp bộ nhớ và I/O ở giữa con chip trên hai ô (các trung tâm fabric), và mỗi CBB có thể giao tiếp với cả hai trung tâm fabric.
Nhìn vào sơ đồ hệ thống I/O, Intel hỗ trợ 128 làn PCIe 6.0, CXL 3.0, UPI 3, hoặc một số sự kết hợp giữa các chuẩn này nhờ hệ thống phụ I/O linh hoạt. Intel cũng bao gồm bốn làn PCIe 4.0 (tổng cộng tám làn cho mỗi CPU) để sử dụng cho nền tảng.
Fabric I/O cũng bao gồm các tổ hợp cho các bộ tăng tốc khác nhau trên con chip trong Diamond Rapids, bao gồm Công nghệ QuickAssist (QAT) của Intel và Bộ tăng tốc phân tích trong bộ nhớ (IAA).
Trong fabric bộ nhớ, bạn có thể thấy luồng tiêu chuẩn đi qua DDR PHY vào bộ điều khiển bộ nhớ, nhưng Intel bao gồm một số tính năng đặc biệt ở cuối chuỗi, đáng chú ý là bộ lọc snoop trên die. Bộ lọc snoop là một thư mục để duy trì tính đồng nhất của bộ nhớ đệm, và việc chuyển nó lên CPU giúp giảm tải các tác vụ lưu trữ thư mục và đồng nhất bộ nhớ đệm khỏi bộ nhớ chính.
Đáng chú ý, Intel không tận dụng gói đóng gói EMIB tiên tiến của mình để kết nối các trung tâm fabric với các CBB. Thay vào đó, Intel đang sử dụng kết nối UCIe-S tiêu chuẩn thông qua đồng trong đế. Intel cho biết UCIe-S cung cấp "kết nối đồng nhất có độ trễ thấp đến tất cả các trung tâm bộ nhớ" và "hợp lý nhất đối với Diamond Rapids".
Đã có một số câu hỏi xoay quanh việc sử dụng UCIe-S so với kỹ thuật đóng gói tiên tiến UCIe-A. Intel cho biết sự lựa chọn chủ yếu phụ thuộc vào khoảng cách, với UCIe-A đòi hỏi nhiều "chặng" tùy thuộc vào khoảng cách. UCIe-S cung cấp khả năng truy cập đồng nhất trên khoảng cách dài hơn, cho phép độ trễ thấp hơn trên toàn bộ con chip.
Hỗ trợ AVX 10.2 và APX
Mặc dù là một chú thích trong phần tiêu đề chính về Diamond Rapids, các CPU Xeon thế hệ tiếp theo đánh dấu một cột mốc quan trọng trong hành trình của Intel với AVX-512 và Các phần mở rộng hiệu suất nâng cao của Intel (APX), được mô tả là sự hiện đại hóa của tập lệnh x86. Cả hai đều được mô tả vào năm 2023, và bây giờ chúng đang xuất hiện trong Diamond Rapids.
Đầu tiên là AVX. Theo dự kiến, Diamond Rapids đánh dấu bước chuyển sang AVX 10.2, được hỗ trợ trên cả nhân P và nhân E (AVX 10.1 chỉ hoạt động trên nhân P). AVX 10.1 đóng vai trò là bước chuyển tiếp khỏi AVX-512 và chỉ hỗ trợ các lệnh véc-tơ 512-bit. AVX 10.2 hỗ trợ các véc-tơ hội tụ 256-bit, cho phép thực thi trên cả nhân P và nhân E.
Diamond Rapids cũng hỗ trợ APX của Intel. APX nhân đôi số lượng thanh ghi mục đích chung từ 16 lên 32 với mã hóa mới cho các thanh ghi từ 16 đến 31. Intel cho biết phần mềm sẽ thấy sự cải thiện hiệu suất khi được biên dịch lại với APX và không cần thay đổi mã nguồn. Chúng ta đã nghe về việc hỗ trợ APX trong Panther Cove lần đầu tiên cách đây gần hai năm.
Theo Intel, APX đòi hỏi ít hơn 10% lệnh tải (load) và ít hơn 20% lệnh lưu (store) trong bộ nhớ, đồng thời bao gồm một số bản cập nhật lệnh quan trọng như tải và lưu có điều kiện. Nó cũng không yêu cầu thay đổi mã nguồn, với khả năng tương thích hoàn toàn với các cơ sở mã trước đó.
Giữa AVX 10.2, AMX, giao tiếp I/O và bộ nhớ tập trung, cùng tiến trình 18A-P, Diamond Rapids mang lại rất nhiều đổi mới mà Intel đã thảo luận trong một thời gian dài. Liệu đây có phải là sự thay đổi quá ít và quá muộn hay không vẫn còn phải chờ xem khi xét đến những sai lầm xung quanh Granite Rapids.
Trước sự bùng nổ nhu cầu về CPU cho các tác vụ mang tính tác nhân (agentic workloads), Intel có một sản phẩm cạnh tranh ở đây, ít nhất là hỗ trợ các bản cập nhật mới nhất cho tập lệnh x86 và mượn rất nhiều điểm thiết kế chính từ sự tiến hóa của AMD với EPYC. Intel tiếp tục dồn sức cho Coral Rapids; tuy nhiên, thế hệ tiếp theo sau Diamond Rapids sẽ mang SMT trở lại với dòng Xeon.
🔧 INTEL HÉ LỘ XEON 7 'DIAMOND RAPIDS': TỚI 256 NHÂN P, BỘ NHỚ ĐỆM 1.28 GB VÀ TIẾN TRÌNH 18A-P Tại sự kiện Hot Chips 2026, sau khi hé lộ vào đầu năm nay, Intel đã cung cấp thêm thông tin chi tiết về dòng CPU Xeon 7 thế hệ tiếp theo mang tên mã Diamond Rapids. Sở hữu tối đa 256 nhân P và 1.28 GB bộ nhớ đệm cấp cuối (LLC), dòng CPU mới này dự kiến sẽ phát hành cho trung tâm dữ liệu vào năm 2027. Dòng sản phẩm này mang lại một số tiến bộ đã được mong đợi trong lộ trình của Intel, bao gồm tiến trình 18A-P cải tiến, kết nối UCIe, AVX 10.2 và cấu trúc mạng lưới "fan-out" mới của Intel. Intel chưa đi sâu vào kiến trúc nhân (được gọi là Panther Cove) trong Diamond Rapids tại bài thuyết trình tại Hot Chips 2026, vì vậy chúng ta có thể sẽ có thêm ít nhất một buổi phân tích kỹ thuật sâu hơn về Diamond Rapids trước khi nó ra mắt. Mặc dù vẫn còn những câu hỏi về Panther Cove, Intel đã chia sẻ bản phân tích kỹ thuật về cách chế tạo chip Diamond Rapids một cách tổng thể hơn, bao gồm cái nhìn về các ô tính toán (compute tile) và cách chúng kết hợp với nhau trên toàn bộ con chip. Intel gọi các ô tính toán này là Khối Xây dựng Tính toán (Compute Building Blocks - CBB), và chúng chứa các chiplet nhân được chồng lên trên ô đế (base tile) chứa LLC. Mỗi chiplet nhân có thể chứa tới 16 nhân, và dựa trên SoC Diamond Rapids mở rộng, tối đa bốn chiplet như vậy có thể nằm trong một CBB. Mỗi chiplet kết nối với ô đế bằng một kết nối 3D Xbar. Một SoC Diamond Rapids hoàn chỉnh bao gồm bốn ô đế được xây dựng trên tiến trình Intel 3-T, hai ô trung tâm fabric được xây dựng trên Intel 3 và 16 chiplet nhân được xây dựng trên Intel 18A-P. Đưa mọi thứ lại với nhau là hai kỹ thuật đóng gói tiên tiến. Intel một lần nữa sử dụng công nghệ Foveros Direct 3D của riêng mình để gắn kết các ô tính toán vào các ô đế, tương tự như đã thấy với CPU Xeon 6+ 'Clearwater Forest'. Intel đang sử dụng kết nối UCIe-S để kết nối các ô trung tâm fabric với các nhân thông qua kết nối đồng. Đáng chú ý là Intel không sử dụng cầu nối liên kết đa chip nhúng (EMIB) độc quyền mà họ đã triển khai rộng rãi trong các sản phẩm trước đây. Kiến trúc và tản nhiệt của Diamond Rapids Diamond Rapids được xây dựng với bốn Khối Xây dựng Tính toán, mỗi khối bao gồm bốn chiplet nhân chứa mỗi chiplet 16 nhân P. Các nhân có quyền truy cập vào bộ nhớ đệm L2 riêng trong mỗi chiplet và chúng chia sẻ bộ nhớ đệm L3 nằm trên ô đế. Các chiplet được kết nối với ô đế bằng một crossbar 3D, được đóng gói bằng Foveros Direct 3D. Bên trong mỗi CBB, có sự đóng gói 3D, nhưng Intel tận dụng giao tiếp 2D thông qua kết nối UCIe-S để kết nối các CBB với hai trung tâm fabric tập trung, cho phép các nhân (và bộ nhớ đệm) giao tiếp với nhau. Mặc dù có hai trung tâm fabric, mỗi CBB đều được kết nối với cả hai trung tâm fabric, do đó các tuyến giao tiếp được phân bổ rõ ràng trên toàn bộ con chip. So với Granite Rapids, Intel đã thực sự lật ngược bố cục, tập trung hóa bộ nhớ và I/O trong khi đẩy các nhân ra các cạnh của con chip. Nó giống hơn nhiều với bố cục mà chúng ta mong đợi từ AMD. Cải tiến về nhiệt có lẽ sẽ đi kèm. Với các thành phần có xung nhịp cao nhất và nóng nhất được đẩy ra các cạnh, sẽ ít phải lo lắng hơn về các điểm nóng ở giữa con chip, như trường hợp của Granite Rapids-AP, nơi các nhân nằm ở trung tâm. Intel đang sử dụng nút 18A-P cải tiến mới nhất của mình cho khuôn tính toán, được cho là sẽ tăng hiệu 9% so với 18A ở hiệu năng đỉnh, hoặc hoạt động với mức tiêu thụ điện năng thấp hơn 18% ở cùng mức hiệu năng. Intel đã thông báo vào tháng 6 rằng 18A-P đã bước vào giai đoạn sản xuất rủi ro. Hệ thống phụ bộ nhớ và I/O Diamond Rapids đi kèm bộ nhớ 16 kênh, hỗ trợ tốc độ lên tới 8.000 MT/s với DDR5 và lên tới 12.800 MT/s với MRDIMMs. Mặc dù Intel đã đẩy tốc độ bộ nhớ lên cao với Xeon 6+ 'Clearwater Forest', giờ đây chúng ta đang thấy sự hỗ trợ DDR5 tốc độ cao trên dòng Xeon nhân P, cùng với việc mở rộng lên 16 kênh (Granite Rapids đạt mức tối đa 12 kênh). Intel tập trung tất cả phần cứng cho giao tiếp bộ nhớ và I/O ở giữa con chip trên hai ô (các trung tâm fabric), và mỗi CBB có thể giao tiếp với cả hai trung tâm fabric. Nhìn vào sơ đồ hệ thống I/O, Intel hỗ trợ 128 làn PCIe 6.0, CXL 3.0, UPI 3, hoặc một số sự kết hợp giữa các chuẩn này nhờ hệ thống phụ I/O linh hoạt. Intel cũng bao gồm bốn làn PCIe 4.0 (tổng cộng tám làn cho mỗi CPU) để sử dụng cho nền tảng. Fabric I/O cũng bao gồm các tổ hợp cho các bộ tăng tốc khác nhau trên con chip trong Diamond Rapids, bao gồm Công nghệ QuickAssist (QAT) của Intel và Bộ tăng tốc phân tích trong bộ nhớ (IAA). Trong fabric bộ nhớ, bạn có thể thấy luồng tiêu chuẩn đi qua DDR PHY vào bộ điều khiển bộ nhớ, nhưng Intel bao gồm một số tính năng đặc biệt ở cuối chuỗi, đáng chú ý là bộ lọc snoop trên die. Bộ lọc snoop là một thư mục để duy trì tính đồng nhất của bộ nhớ đệm, và việc chuyển nó lên CPU giúp giảm tải các tác vụ lưu trữ thư mục và đồng nhất bộ nhớ đệm khỏi bộ nhớ chính. Đáng chú ý, Intel không tận dụng gói đóng gói EMIB tiên tiến của mình để kết nối các trung tâm fabric với các CBB. Thay vào đó, Intel đang sử dụng kết nối UCIe-S tiêu chuẩn thông qua đồng trong đế. Intel cho biết UCIe-S cung cấp "kết nối đồng nhất có độ trễ thấp đến tất cả các trung tâm bộ nhớ" và "hợp lý nhất đối với Diamond Rapids". Đã có một số câu hỏi xoay quanh việc sử dụng UCIe-S so với kỹ thuật đóng gói tiên tiến UCIe-A. Intel cho biết sự lựa chọn chủ yếu phụ thuộc vào khoảng cách, với UCIe-A đòi hỏi nhiều "chặng" tùy thuộc vào khoảng cách. UCIe-S cung cấp khả năng truy cập đồng nhất trên khoảng cách dài hơn, cho phép độ trễ thấp hơn trên toàn bộ con chip. Hỗ trợ AVX 10.2 và APX Mặc dù là một chú thích trong phần tiêu đề chính về Diamond Rapids, các CPU Xeon thế hệ tiếp theo đánh dấu một cột mốc quan trọng trong hành trình của Intel với AVX-512 và Các phần mở rộng hiệu suất nâng cao của Intel (APX), được mô tả là sự hiện đại hóa của tập lệnh x86. Cả hai đều được mô tả vào năm 2023, và bây giờ chúng đang xuất hiện trong Diamond Rapids. Đầu tiên là AVX. Theo dự kiến, Diamond Rapids đánh dấu bước chuyển sang AVX 10.2, được hỗ trợ trên cả nhân P và nhân E (AVX 10.1 chỉ hoạt động trên nhân P). AVX 10.1 đóng vai trò là bước chuyển tiếp khỏi AVX-512 và chỉ hỗ trợ các lệnh véc-tơ 512-bit. AVX 10.2 hỗ trợ các véc-tơ hội tụ 256-bit, cho phép thực thi trên cả nhân P và nhân E. Diamond Rapids cũng hỗ trợ APX của Intel. APX nhân đôi số lượng thanh ghi mục đích chung từ 16 lên 32 với mã hóa mới cho các thanh ghi từ 16 đến 31. Intel cho biết phần mềm sẽ thấy sự cải thiện hiệu suất khi được biên dịch lại với APX và không cần thay đổi mã nguồn. Chúng ta đã nghe về việc hỗ trợ APX trong Panther Cove lần đầu tiên cách đây gần hai năm. Theo Intel, APX đòi hỏi ít hơn 10% lệnh tải (load) và ít hơn 20% lệnh lưu (store) trong bộ nhớ, đồng thời bao gồm một số bản cập nhật lệnh quan trọng như tải và lưu có điều kiện. Nó cũng không yêu cầu thay đổi mã nguồn, với khả năng tương thích hoàn toàn với các cơ sở mã trước đó. Giữa AVX 10.2, AMX, giao tiếp I/O và bộ nhớ tập trung, cùng tiến trình 18A-P, Diamond Rapids mang lại rất nhiều đổi mới mà Intel đã thảo luận trong một thời gian dài. Liệu đây có phải là sự thay đổi quá ít và quá muộn hay không vẫn còn phải chờ xem khi xét đến những sai lầm xung quanh Granite Rapids. Trước sự bùng nổ nhu cầu về CPU cho các tác vụ mang tính tác nhân (agentic workloads), Intel có một sản phẩm cạnh tranh ở đây, ít nhất là hỗ trợ các bản cập nhật mới nhất cho tập lệnh x86 và mượn rất nhiều điểm thiết kế chính từ sự tiến hóa của AMD với EPYC. Intel tiếp tục dồn sức cho Coral Rapids; tuy nhiên, thế hệ tiếp theo sau Diamond Rapids sẽ mang SMT trở lại với dòng Xeon. 🗞 Nguồn: Tom's Hardware #vgsnews #vgs #tintuc
