Intel vượt mốc xử lý 1 triệu tấm wafer bằng công nghệ High-NA EUV
Intel vừa thông báo đã xử lý hơn một triệu tấm wafer 300mm bằng máy quét High-NA EUV, vượt qua phần còn lại của ngành công nghiệp cộng lại. Hãng cũng đang thử nghiệm các photomask 6x12 lớn hơn để đẩy nhanh sản xuất và giảm chi phí trong tương lai.
Intel vừa công bố vào thứ Hai rằng họ đã xử lý hơn một triệu tấm wafer 300-mm sử dụng máy quét High-NA EUV, chỉ chưa đầy hai năm rưỡi kể từ khi thiết bị đầu tiên được lắp ráp. Hiện tại, công ty dự định sử dụng photomask 6 inch theo tiêu chuẩn công nghiệp, loại có thể phơi sáng các vùng bán phần 26×16.5 mm và do đó đòi hỏi kỹ thuật ghép nối (stitching) đối với các con chip lớn hơn. Tuy nhiên, Intel cũng đang phát triển các photomask 6×12-inch lớn hơn để cho phép máy quét High-NA EUV phơi sáng toàn bộ vùng 26×33 mm mà không cần ghép nối.
Một triệu wafer High-NA
Con số một triệu tấm wafer của Intel bao gồm các wafer được xử lý trong quá trình lắp đặt và chứng nhận thiết bị, nghiên cứu phát triển (R&D) và sản xuất. Đầu năm nay, Intel đã chứng nhận sử dụng máy quét High-NA EUV cho công nghệ tiến trình 18A của mình, do đó hiện tại các công cụ này đang được dùng để sản xuất một số bộ xử lý Panther Lake của Intel. Intel hiện có hai máy ASML Twinscan EXE:5000 và ít nhất một máy quét EXE:5200B. Tính đến cuối tháng 2 năm 2025, Intel xử lý khoảng 30.000 wafer bằng công cụ High-NA EUV của mình, vì vậy việc tăng từ 30.000 wafer vào tháng 2 năm 2025 lên hơn một triệu vào tháng 27 năm 2026 là một sự gia tăng khổng lồ về mức độ sử dụng High-NA tích lũy.
Kể từ khi đội ngũ của Intel mở rộng từ hai hệ thống EXE:5000 lên ba và hiện bao gồm cả dòng EXE:5200B nhanh hơn nhiều, cột mốc một triệu wafer thực chất là cột mốc về độ trưởng thành của quy trình và đội ngũ mà Intel đã đạt được đầu tiên trong ngành. Điều làm cho cột mốc của công ty càng trở nên quan trọng hơn là việc ASML thông báo vào tháng 4 năm nay rằng tất cả các máy quét High-NA EUV được xuất xưởng cho đến thời điểm đó đã xử lý hơn 500.000 wafer trong khi đạt hiệu suất hoạt động trên 80%, điều này có nghĩa là Intel hiện đã xử lý nhiều wafer bằng các công cụ High-NA hơn toàn bộ phần còn lại của ngành cộng lại.
Gắn bó với kỹ thuật ghép nối
EUV 0.33-NA thông thường có độ phóng đại 4X theo cả hai hướng, cho phép tạo ra vùng phơi sáng quen thuộc 26×33 mm với các photomask 6-inch truyền thống. Tuy nhiên, EUV 0.55-NA sử dụng độ phóng đại phi xứng (anamorphic) 4X/8X, do đó cùng một mặt nạ 6x6 chỉ có thể cung cấp khoảng 26×16.5 mm trên wafer. Kết quả là, các die lớn vừa vặn trong vùng EUV 26 × 33 mm thông thường phải được phơi sáng thành hai nửa vùng bằng High-NA EUV, được gọi là ghép nối (stitching). Mặc dù ghép nối là một giải pháp khả thi trong ngắn hạn, nhưng nó có một số nhược điểm.
Thứ nhất, nó làm giảm đáng kể tốc độ từ 175 wafer mỗi giờ xuống còn 125 wafer mỗi giờ trên EXE:5200B. Thứ hai, thiết kế chip phải tính đến việc ghép nối và phải được phát triển dựa trên yếu tố này, điều này có nghĩa là sự tự do trong việc sắp xếp sơ đồ sàn bị giảm đi. Thứ hai, hai lần phơi sáng phải được căn chỉnh cực kỳ chính xác để các chi tiết vượt qua ranh giới ghép nối kết nối đúng cách. Thậm chí một sự lệch lạc nhỏ cũng có thể làm biến dạng đường nét và các lỗ nối (via), hoặc làm đứt các kết nối liên thông, có thể tạo ra lỗi và làm giảm tỷ lệ thu hồi sản phẩm, đây sẽ là một vấn đề cực kỳ tốn kém đối với các die CPU và GPU lớn.
Nỗ lực phát triển mặt nạ 6x6 và 6x12
Để tránh sử dụng kỹ thuật ghép nối, ngành công nghiệp — dẫn đầu bởi Intel — có kế hoạch chuyển sang các mặt nạ 6×12 lớn hơn, điều này sẽ cho phép tạo ra vùng đầy đủ 26×33 mm trong một lần phơi sáng. Mặc dù điều này có vẻ dễ dàng trên giấy tờ, nhưng việc thay đổi mặt nạ đại diện cho một sự thay đổi hệ sinh thái khổng lồ.
Việc chuyển từ photomask 6×6-inch sang 6×12-inch sẽ đòi hỏi những thay đổi đáng kể trên toàn bộ hệ sinh thái mặt nạ hiện có, bao gồm vật liệu nền mặt nạ và quá trình lắng đọng, ăn mòn, kiểm tra và đo lường, làm sạch, màng bảo vệ (pellicle), thiết bị ghi mặt nạ và hệ thống xử lý mặt nạ. Quan trọng hơn, các máy quét High-NA EUV cũng sẽ phải được sửa đổi hoặc thiết kế lại để tương thích với các mặt nạ lớn hơn, điều này sẽ biến quá trình chuyển đổi thành một nỗ lực trang bị lại lớn trên toàn bộ chuỗi cung ứng chất bán dẫn. Mặc dù cả ASML và Intel đều chưa xác nhận liệu các máy quét High-NA EUV hiện tại hoặc đã lên kế hoạch có thể được sửa đổi để xử lý các mặt nạ lớn hơn hay không, nhưng tất cả các máy quét High-NA EUV tương lai sẽ ra mắt trước và sau năm 2033 đều được thiết kế xung quanh các thấu kính và kỹ thuật ghép nối 6×6-inch theo lộ trình của ASML.
Vẫn còn phải chờ xem liệu ngành công nghiệp có chuyển sang các photomask 6×12-inch lớn hơn hay không, nhưng Intel dường như là bên tiên phong chính trong việc thay đổi tiêu chuẩn mặt nạ vốn đã định hình cơ sở hạ tầng quang khắc chiếu trong nhiều thập kỷ. Nếu nỗ lực này thành hiện thực, thì Intel rất có thể sẽ có lợi thế lớn về người đi đầu so với các đối thủ trong ngành vì họ sẽ định hình và thiết lập tiêu chuẩn cho ngành công nghiệp quang khắc chiếu trong nhiều thập kỷ tới, một lợi thế rất khó có thể đánh giá thấp.
🔧 INTEL VƯỢT MỐC XỬ LÝ 1 TRIỆU TẤM WAFER BẰNG CÔNG NGHỆ HIGH-NA EUV Intel vừa công bố vào thứ Hai rằng họ đã xử lý hơn một triệu tấm wafer 300-mm sử dụng máy quét High-NA EUV, chỉ chưa đầy hai năm rưỡi kể từ khi thiết bị đầu tiên được lắp ráp. Hiện tại, công ty dự định sử dụng photomask 6 inch theo tiêu chuẩn công nghiệp, loại có thể phơi sáng các vùng bán phần 26×16.5 mm và do đó đòi hỏi kỹ thuật ghép nối (stitching) đối với các con chip lớn hơn. Tuy nhiên, Intel cũng đang phát triển các photomask 6×12-inch lớn hơn để cho phép máy quét High-NA EUV phơi sáng toàn bộ vùng 26×33 mm mà không cần ghép nối. Một triệu wafer High-NA Con số một triệu tấm wafer của Intel bao gồm các wafer được xử lý trong quá trình lắp đặt và chứng nhận thiết bị, nghiên cứu phát triển (R&D) và sản xuất. Đầu năm nay, Intel đã chứng nhận sử dụng máy quét High-NA EUV cho công nghệ tiến trình 18A của mình, do đó hiện tại các công cụ này đang được dùng để sản xuất một số bộ xử lý Panther Lake của Intel. Intel hiện có hai máy ASML Twinscan EXE:5000 và ít nhất một máy quét EXE:5200B. Tính đến cuối tháng 2 năm 2025, Intel xử lý khoảng 30.000 wafer bằng công cụ High-NA EUV của mình, vì vậy việc tăng từ 30.000 wafer vào tháng 2 năm 2025 lên hơn một triệu vào tháng 27 năm 2026 là một sự gia tăng khổng lồ về mức độ sử dụng High-NA tích lũy. Kể từ khi đội ngũ của Intel mở rộng từ hai hệ thống EXE:5000 lên ba và hiện bao gồm cả dòng EXE:5200B nhanh hơn nhiều, cột mốc một triệu wafer thực chất là cột mốc về độ trưởng thành của quy trình và đội ngũ mà Intel đã đạt được đầu tiên trong ngành. Điều làm cho cột mốc của công ty càng trở nên quan trọng hơn là việc ASML thông báo vào tháng 4 năm nay rằng tất cả các máy quét High-NA EUV được xuất xưởng cho đến thời điểm đó đã xử lý hơn 500.000 wafer trong khi đạt hiệu suất hoạt động trên 80%, điều này có nghĩa là Intel hiện đã xử lý nhiều wafer bằng các công cụ High-NA hơn toàn bộ phần còn lại của ngành cộng lại. Gắn bó với kỹ thuật ghép nối EUV 0.33-NA thông thường có độ phóng đại 4X theo cả hai hướng, cho phép tạo ra vùng phơi sáng quen thuộc 26×33 mm với các photomask 6-inch truyền thống. Tuy nhiên, EUV 0.55-NA sử dụng độ phóng đại phi xứng (anamorphic) 4X/8X, do đó cùng một mặt nạ 6x6 chỉ có thể cung cấp khoảng 26×16.5 mm trên wafer. Kết quả là, các die lớn vừa vặn trong vùng EUV 26 × 33 mm thông thường phải được phơi sáng thành hai nửa vùng bằng High-NA EUV, được gọi là ghép nối (stitching). Mặc dù ghép nối là một giải pháp khả thi trong ngắn hạn, nhưng nó có một số nhược điểm. Thứ nhất, nó làm giảm đáng kể tốc độ từ 175 wafer mỗi giờ xuống còn 125 wafer mỗi giờ trên EXE:5200B. Thứ hai, thiết kế chip phải tính đến việc ghép nối và phải được phát triển dựa trên yếu tố này, điều này có nghĩa là sự tự do trong việc sắp xếp sơ đồ sàn bị giảm đi. Thứ hai, hai lần phơi sáng phải được căn chỉnh cực kỳ chính xác để các chi tiết vượt qua ranh giới ghép nối kết nối đúng cách. Thậm chí một sự lệch lạc nhỏ cũng có thể làm biến dạng đường nét và các lỗ nối (via), hoặc làm đứt các kết nối liên thông, có thể tạo ra lỗi và làm giảm tỷ lệ thu hồi sản phẩm, đây sẽ là một vấn đề cực kỳ tốn kém đối với các die CPU và GPU lớn. Nỗ lực phát triển mặt nạ 6x6 và 6x12 Để tránh sử dụng kỹ thuật ghép nối, ngành công nghiệp — dẫn đầu bởi Intel — có kế hoạch chuyển sang các mặt nạ 6×12 lớn hơn, điều này sẽ cho phép tạo ra vùng đầy đủ 26×33 mm trong một lần phơi sáng. Mặc dù điều này có vẻ dễ dàng trên giấy tờ, nhưng việc thay đổi mặt nạ đại diện cho một sự thay đổi hệ sinh thái khổng lồ. Việc chuyển từ photomask 6×6-inch sang 6×12-inch sẽ đòi hỏi những thay đổi đáng kể trên toàn bộ hệ sinh thái mặt nạ hiện có, bao gồm vật liệu nền mặt nạ và quá trình lắng đọng, ăn mòn, kiểm tra và đo lường, làm sạch, màng bảo vệ (pellicle), thiết bị ghi mặt nạ và hệ thống xử lý mặt nạ. Quan trọng hơn, các máy quét High-NA EUV cũng sẽ phải được sửa đổi hoặc thiết kế lại để tương thích với các mặt nạ lớn hơn, điều này sẽ biến quá trình chuyển đổi thành một nỗ lực trang bị lại lớn trên toàn bộ chuỗi cung ứng chất bán dẫn. Mặc dù cả ASML và Intel đều chưa xác nhận liệu các máy quét High-NA EUV hiện tại hoặc đã lên kế hoạch có thể được sửa đổi để xử lý các mặt nạ lớn hơn hay không, nhưng tất cả các máy quét High-NA EUV tương lai sẽ ra mắt trước và sau năm 2033 đều được thiết kế xung quanh các thấu kính và kỹ thuật ghép nối 6×6-inch theo lộ trình của ASML. Vẫn còn phải chờ xem liệu ngành công nghiệp có chuyển sang các photomask 6×12-inch lớn hơn hay không, nhưng Intel dường như là bên tiên phong chính trong việc thay đổi tiêu chuẩn mặt nạ vốn đã định hình cơ sở hạ tầng quang khắc chiếu trong nhiều thập kỷ. Nếu nỗ lực này thành hiện thực, thì Intel rất có thể sẽ có lợi thế lớn về người đi đầu so với các đối thủ trong ngành vì họ sẽ định hình và thiết lập tiêu chuẩn cho ngành công nghiệp quang khắc chiếu trong nhiều thập kỷ tới, một lợi thế rất khó có thể đánh giá thấp. 🗞 Nguồn: Tom's Hardware #vgsnews #vgs #tintuc
