Công ty Trung Quốc Naura tuyên bố đột phá lớn, giúp CXMT vượt lệnh cấm EUV để làm chip 3D DRAM
Naura Technology Group công bố quy trình khắc hai bước mới giúp sản xuất chip 3D DRAM 64 lớp đồng đều. Công nghệ này có thể giúp các nhà sản xuất Trung Quốc như CXMT vượt qua các hạn chế từ lệnh cấm máy quang khắc EUV của phương Tây bằng cách chuyển sang thiết kế theo chiều dọc.
Tập đoàn công nghệ Naura Technology Group của Trung Quốc, một nhà cung cấp thiết bị sản xuất bán dẫn nội địa quan trọng, tuyên bố đã phát triển quy trình khắc hai bước để sản xuất chip 3D DRAM. Chip 3D DRAM là công nghệ DRAM thế hệ tiếp theo nhằm vượt qua các giới hạn của chip hiện tại về mật độ ô nhớ.
Một bài báo do Naura công bố trên tạp chí IEEE giải thích những tiến bộ đạt được trong việc khắc đồng đều trên 64 lớp của 3D DRAM, nhằm chuyển trọng tâm sang sản xuất theo chiều phương đứng thay vì những hạn chế theo chiều ngang gặp phải ở công nghệ quang khắc không dùng EUV.
Nhà sản xuất thiết bị chip Trung Quốc Naura chi tiết hóa đột phá trong kỹ thuật khắc bán dẫn giúp CXMT
Khi các lệnh trừng phạt của phương Tây hạn chế việc bán máy sản xuất chip EUV tiên tiến sang Trung Quốc, các nhà thiết kế chip của nước này ngày càng tập trung vào khía cạnh thiết kế và chế tạo chất bán dẫn theo chiều dọc. Lợi ích chính của quang khắc EUV là nó cho phép các nhà sản xuất và thiết kế tạo ra các con chip có đường mạch và hoa văn mịn hơn trải dài theo chiều ngang trên một miếng silicon.
Đầu năm nay, Huawei đã tạo ra sự chú ý lớn khi công bố công nghệ thiết kế chip mới gọi là Tau Scaling. Trọng tâm của phương pháp này là kiến trúc LogicFolding của Huawei, giúp gấp và chồng các mạch logic theo chiều dọc nhằm giảm điện trở, cải thiện khả năng kết nối và thậm chí đạt hiệu suất cũng như mật độ tương đương với các con chip 1.4 nanomet tiêu chuẩn vào năm 2031. Thông qua những cách này, nhu cầu tăng mật độ bóng bán dẫn bằng cách thu nhỏ kích thước mạch thông qua EUV đã được thay thế bằng việc tập trung xếp chồng theo chiều dọc.
Công ty tuyên bố quy trình khắc chu kỳ hai bước có thể cải thiện độ đồng đều độ sâu và độ chọn lọc cao - Đạt được độ đồng đều "trên 64 cặp lớp"
Giờ đây, nghiên cứu được công bố bởi Naura Technology của Trung Quốc hé lộ rằng nước này có thể đang áp dụng cách tiếp cận tương tự đối với việc chế tạo bộ nhớ. Trong đó, công ty mô tả phương pháp thực hiện khắc đồng đều trên ngăn xếp 3D DRAM 64 lớp dựa trên các lớp Silicon (Si) và Silicon-Germanium (SiGe). Trong thiết kế 3D DRAM, hai vật liệu này được xếp chồng lên nhau thay thế cho nhau và SiGe được loại bỏ để tạo khoảng trống giữa các lớp Si nhằm bố trí các đường wordline, bitline và cổng bên trong cái gọi là sàn kênh.
Quá trình loại bỏ các lớp SiGe này được gọi là khắc, và trong bài nghiên cứu của mình, Naura tuyên bố đã khắc phục được những hạn chế truyền thống trong quá trình này. Những hạn chế này bao gồm việc hóa chất khắc 'ăn mòn' vào các lớp Si liền kề làm gián đoạn tính đồng đều của chúng, các sản phẩm phụ của quá trình lắng đọng ở đáy ngăn xếp và việc hóa chất không thể tiếp cận đến các lớp dưới cùng.
Việc khắc phục những điều này có thể cho phép CXMT tiến lên 3D DRAM và chế tạo theo chiều dọc nhằm vượt qua các hạn chế về mật độ bóng bán dẫn theo chiều ngang mà thiết bị DUV đang gặp phải.
Về mặt khắc, Naura sử dụng quy trình hai bước. Bước đầu tiên liên quan đến việc phun các gốc Fluorine không chệch hướng (trung tính về điện) vào các lớp SiGe. Điều này đảm bảo rằng chỉ có SiGe là mục tiêu của các vật liệu khắc, dẫn đến việc hình thành một màng bảo vệ mỏng bằng germanium fluoride trên lớp Si. Bước thứ hai là thanh lọc các sản phẩm phụ hóa học thông qua bước thanh lọc hỗ trợ bằng plasma, giúp loại bỏ hiện tượng tải vi mô khỏi quá trình.
Theo công ty, quy trình này cho phép họ đạt được độ chọn lọc khắc từ Si sang SiGe lớn hơn 500 trên 1. Tỷ lệ này ngụ ý rằng các lớp SiGe được khắc nhanh hơn hơn 500 lần so với các lớp Si đối với một lớp nằm giữa hai lớp Si có độ dày 200 nanomet.
Tỷ lệ tổn thất đi kèm với mức mất mát chưa đến 10 angstrom đối với lớp Silicon, công ty cho biết. Cuối cùng, Naura cũng tuyên bố rằng độ đồng đều cấu trúc lớn hơn 95%, ngụ ý rằng lớp dưới cùng dày ít nhất 190 nanomet nếu lớp trên cùng dày 200 nanomet "trên 64 cặp lớp."
⚡ CÔNG TY TRUNG QUỐC NAURA TUYÊN BỐ ĐỘT PHÁ LỚN, GIÚP CXMT VƯỢT LỆNH CẤM EUV ĐỂ LÀM CHIP 3D DRAM Tập đoàn công nghệ Naura Technology Group của Trung Quốc, một nhà cung cấp thiết bị sản xuất bán dẫn nội địa quan trọng, tuyên bố đã phát triển quy trình khắc hai bước để sản xuất chip 3D DRAM. Chip 3D DRAM là công nghệ DRAM thế hệ tiếp theo nhằm vượt qua các giới hạn của chip hiện tại về mật độ ô nhớ. Một bài báo do Naura công bố trên tạp chí IEEE giải thích những tiến bộ đạt được trong việc khắc đồng đều trên 64 lớp của 3D DRAM, nhằm chuyển trọng tâm sang sản xuất theo chiều phương đứng thay vì những hạn chế theo chiều ngang gặp phải ở công nghệ quang khắc không dùng EUV. Nhà sản xuất thiết bị chip Trung Quốc Naura chi tiết hóa đột phá trong kỹ thuật khắc bán dẫn giúp CXMT Khi các lệnh trừng phạt của phương Tây hạn chế việc bán máy sản xuất chip EUV tiên tiến sang Trung Quốc, các nhà thiết kế chip của nước này ngày càng tập trung vào khía cạnh thiết kế và chế tạo chất bán dẫn theo chiều dọc. Lợi ích chính của quang khắc EUV là nó cho phép các nhà sản xuất và thiết kế tạo ra các con chip có đường mạch và hoa văn mịn hơn trải dài theo chiều ngang trên một miếng silicon. Đầu năm nay, Huawei đã tạo ra sự chú ý lớn khi công bố công nghệ thiết kế chip mới gọi là Tau Scaling. Trọng tâm của phương pháp này là kiến trúc LogicFolding của Huawei, giúp gấp và chồng các mạch logic theo chiều dọc nhằm giảm điện trở, cải thiện khả năng kết nối và thậm chí đạt hiệu suất cũng như mật độ tương đương với các con chip 1.4 nanomet tiêu chuẩn vào năm 2031. Thông qua những cách này, nhu cầu tăng mật độ bóng bán dẫn bằng cách thu nhỏ kích thước mạch thông qua EUV đã được thay thế bằng việc tập trung xếp chồng theo chiều dọc. Công ty tuyên bố quy trình khắc chu kỳ hai bước có thể cải thiện độ đồng đều độ sâu và độ chọn lọc cao - Đạt được độ đồng đều "trên 64 cặp lớp" Giờ đây, nghiên cứu được công bố bởi Naura Technology của Trung Quốc hé lộ rằng nước này có thể đang áp dụng cách tiếp cận tương tự đối với việc chế tạo bộ nhớ. Trong đó, công ty mô tả phương pháp thực hiện khắc đồng đều trên ngăn xếp 3D DRAM 64 lớp dựa trên các lớp Silicon (Si) và Silicon-Germanium (SiGe). Trong thiết kế 3D DRAM, hai vật liệu này được xếp chồng lên nhau thay thế cho nhau và SiGe được loại bỏ để tạo khoảng trống giữa các lớp Si nhằm bố trí các đường wordline, bitline và cổng bên trong cái gọi là sàn kênh. Quá trình loại bỏ các lớp SiGe này được gọi là khắc, và trong bài nghiên cứu của mình, Naura tuyên bố đã khắc phục được những hạn chế truyền thống trong quá trình này. Những hạn chế này bao gồm việc hóa chất khắc 'ăn mòn' vào các lớp Si liền kề làm gián đoạn tính đồng đều của chúng, các sản phẩm phụ của quá trình lắng đọng ở đáy ngăn xếp và việc hóa chất không thể tiếp cận đến các lớp dưới cùng. Việc khắc phục những điều này có thể cho phép CXMT tiến lên 3D DRAM và chế tạo theo chiều dọc nhằm vượt qua các hạn chế về mật độ bóng bán dẫn theo chiều ngang mà thiết bị DUV đang gặp phải. Về mặt khắc, Naura sử dụng quy trình hai bước. Bước đầu tiên liên quan đến việc phun các gốc Fluorine không chệch hướng (trung tính về điện) vào các lớp SiGe. Điều này đảm bảo rằng chỉ có SiGe là mục tiêu của các vật liệu khắc, dẫn đến việc hình thành một màng bảo vệ mỏng bằng germanium fluoride trên lớp Si. Bước thứ hai là thanh lọc các sản phẩm phụ hóa học thông qua bước thanh lọc hỗ trợ bằng plasma, giúp loại bỏ hiện tượng tải vi mô khỏi quá trình. Theo công ty, quy trình này cho phép họ đạt được độ chọn lọc khắc từ Si sang SiGe lớn hơn 500 trên 1. Tỷ lệ này ngụ ý rằng các lớp SiGe được khắc nhanh hơn hơn 500 lần so với các lớp Si đối với một lớp nằm giữa hai lớp Si có độ dày 200 nanomet. Tỷ lệ tổn thất đi kèm với mức mất mát chưa đến 10 angstrom đối với lớp Silicon, công ty cho biết. Cuối cùng, Naura cũng tuyên bố rằng độ đồng đều cấu trúc lớn hơn 95%, ngụ ý rằng lớp dưới cùng dày ít nhất 190 nanomet nếu lớp trên cùng dày 200 nanomet "trên 64 cặp lớp." 🗞 Nguồn: Wccftech #vgsnews #vgs #tintuc
Nguồn: Wccftech
